XMOS XS1-L02A-QF124-C5 Mikrocontroller Nein XS1 Multi-Core Oberfläche 128kB Flash QFN 124-Pin 60 MHz 128 kB RAM
- RS Best.-Nr.:
- 729-9951
- Herst. Teile-Nr.:
- XS1-L02A-QF124-C5
- Marke:
- XMOS
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Technische Daten
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Produktdetails
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Alle auswählen | Eigenschaft | Wert |
|---|---|---|
| Marke | XMOS | |
| Produkt Typ | Mikrocontroller | |
| Serie | XS1 | |
| Gehäusegröße | QFN | |
| Montageart | Oberfläche | |
| Pinanzahl | 124 | |
| Gerätekern | Multi-Core | |
| Programmspeicherkapazität | 128kB | |
| Schnittstellentyp | JTAG, SPI | |
| Taktfrequenz max. | 60MHz | |
| RAM Größe | 128kB | |
| Maximale Versorgungsspannung | 3.6V | |
| Betriebstemperatur min. | -40°C | |
| Anzahl der programmierbaren Ein/Ausgänge | 84 | |
| Maximale Verlustleistung Pd | 450W | |
| Maximale Betriebstemperatur | 85°C | |
| Normen/Zulassungen | REACH, RoHS3 | |
| Länge | 10mm | |
| Breite | 10 mm | |
| Höhe | 1.11mm | |
| Minimale Versorgungsspannung | 3V | |
| Befehlssatz-Architektur | RISC | |
| Programmspeicher-Typ | Flash | |
| Anzahl der Timer | 10 | |
| Automobilstandard | Nein | |
| Alle auswählen | ||
|---|---|---|
Marke XMOS | ||
Produkt Typ Mikrocontroller | ||
Serie XS1 | ||
Gehäusegröße QFN | ||
Montageart Oberfläche | ||
Pinanzahl 124 | ||
Gerätekern Multi-Core | ||
Programmspeicherkapazität 128kB | ||
Schnittstellentyp JTAG, SPI | ||
Taktfrequenz max. 60MHz | ||
RAM Größe 128kB | ||
Maximale Versorgungsspannung 3.6V | ||
Betriebstemperatur min. -40°C | ||
Anzahl der programmierbaren Ein/Ausgänge 84 | ||
Maximale Verlustleistung Pd 450W | ||
Maximale Betriebstemperatur 85°C | ||
Normen/Zulassungen REACH, RoHS3 | ||
Länge 10mm | ||
Breite 10 mm | ||
Höhe 1.11mm | ||
Minimale Versorgungsspannung 3V | ||
Befehlssatz-Architektur RISC | ||
Programmspeicher-Typ Flash | ||
Anzahl der Timer 10 | ||
Automobilstandard Nein | ||
- Ursprungsland:
- SG
XS1 Event-Driven Prozessor
Ein XS1 vereint mehrere XCore™-Prozessoren, jeder mit einem eigenen Speicher auf einem Chip. Die programmierbaren Prozessoren sind in dem Sinn universell, dass sie Sprachen wie z. B. C ausführen können; sie unterstützen auch direkt eine gleichzeitige Verarbeitung (Multithreading), Kommunikation und Ein- und Ausgabe. Ein Hochleistungsschalter unterstützt die Kommunikation zwischen den Prozessoren, und XMOS-Links zwischen den Chips sorgen dafür, dass Systeme leicht mit mehreren Chips aufgebaut werden können. Die XS1-Produkte sollen eine praktische Lösung bieten, mit Software viele Funktionen auszuführen, die normalerweise von Hardware erledigt werden; wichtige Beispiele dafür sind Schnittstellen und Ein- und Ausgabensteuerungen.
Jeder XCore-Prozessor bietet folgende Ressourcen:
32-Bit-Prozessor mit bis zu 500 MIPS
Acht Hardware-Threads und 32-Kanalenden
Zehn Zeitgeber und sechs Taktblöcke
Vier XMOS-Links
64 KB SRAM und 8 KB OTP-Speicher
Der XCore ist ein multithreaded Datenverarbeitungsbauteil mit Befehlssatzunterstützung für Kommunikation, Ein- und Ausgabe und Zeitsteuerung. Die Thread-Ausführung ist deterministisch, und die Dauer zur Ausführung einer Befehlsfolge kann genau vorausgesagt werden. Deshalb kann Software, die auf einem XCore läuft, viele Funktionen ausführen, die normalerweise von Hardware, insbesondere DSP und E/A, ausgeführt wird.
Jedes XCore-Thread hat einen dedizierten Registersatz, und die zeitliche Planung von Threads wird von der Hardware ausgeführt. Die Kommunikation zwischen Threads erfolgt über Hardwarekanäle. Kommunikationsbefehle übertragen Daten direkt zwischen Prozessorregistern und -kanälen, die automatisch den zeitlichen Ablauf der kommunizierenden Threads planen, um den Datenfluss zu steuern.
Der XCore hat einen effizienten Befehlssatz, um konventionelle sequenzielle Programmiersprachen zu unterstützen. Die Multithreading-, Kommunikations- und Ein- und Ausgabebefehle unterstützen moderne, nebenläufige Programmiersprachen. Der Befehlssatz ist leicht erweiterbar, um anwendungsspezifische Befehle aufzunehmen; dazu zählen derzeit Support für lange Arithmetik, CRC, DSP und Kryptografie.
Jeder XCore hat ein einzelnes, vereintes Speichersystem, das von allen vom Kern ausgeführten Threads für Programme und Daten gemeinsam benutzt wird. Mehrere Threads können das gleiche Programm im Speicher benutzen und die Datenhoheit übernehmen. Es werden keine Cachespeicher verwendet.
Der XCore hat einen dicht integrierten Satz an E/A-Anschlüssen, die direkt durch Befehle gesteuert werden. Daten werden direkt zwischen Prozessorregistern und Anschlüssen übertragen, um einen Speichereinsatz zu vermeiden und Latenzzeiten zu minimieren. Die Anschlüsse können nach Bedarf Daten seriell übertragen, damit der Prozessor Hochgeschwindigkeitsdatenströme handhaben kann. Sie können auch die Ankunft von Daten zeitlich markieren und genau die Zeitpunkte kontrollieren, zu denen die Daten an die oder von den Stiften übertragen werden.
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