Infineon SDRAM 64MBit 8M x 8 Bit 333Mbit/s 8bit Bits/Wort 36ns FBGA 24-Pin

3,0 V E/A, 11 Bussignale
Einseitiger Takt (CK)
1,8 V E/A, 12 Bussignale
Differenztakt (CK, CK#)
Chip-Auswahl (CS#)
8-Bit-Datenbus (DQ[7:0])
Read-Write-Datenstrobe (RWDS)
Bidirektionaler Daten-Strobe/Maske
Ausgabe zu Beginn aller Transaktionen zur Anzeige der Aktualisierungslatenz
Ausgabe während Lesevorgängen als Lese-Datenstrobe
Eingabe während Schreibvorgängen als Schreibdatenmaske
RWDS DCARS-Zeitsteuerung
Während Lesevorgängen wird RWDS um einen zweiten Takt versetzt, die Phase wird von CK verschoben
Die phasenverschobene Uhr wird verwendet, um die RWDS-Übergangsflanke innerhalb des Lese-Datenauges zu verschieben
Bis zu 333 Mbit/s.
Double-Data Rate (DDR) - zwei Datenübertragungen pro Takt
Taktrate 166 MHz (333 Mbit/s) bei 1,8 V VCC
100 MHz Taktrate (200 Mbit/s) bei VCC
Sequenzielle Burst-Transaktionen
Konfigurierbare Burst-Eigenschaften
Gewickelte Burst-Längen:
16 Byte (8 Uhren)
32 Byte (16 Uhren)
64 Byte (32 Uhren)
128 Byte (64 Uhren)
Linearer Burst
Hybridoption - ein gewickelter Burst gefolgt von linearem Burst
Gewickelter oder linearer Burst-Typ, der in jeder Transaktion ausgewählt wird
Konfigurierbare Ausgangsantriebsstärke
Modi für geringen Energieverbrauch
Tiefes Ausschalten
Gehäuse
FBGA mit 24 Kugeln