Alliance Memory SDRAM 512 MB 32M x 16 Bit Oberfläche 16 Bits/Wort 16 bit 5.4 ns TSOP 54-Pin
- RS Best.-Nr.:
- 230-8425
- Herst. Teile-Nr.:
- AS4C32M16SB-7TCN
- Marke:
- Alliance Memory
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Stück | Pro Stück | Pro Schale* |
|---|---|---|
| 108 - 216 | CHF.8.61 | CHF.929.65 |
| 324 - 432 | CHF.8.222 | CHF.887.81 |
| 540 - 972 | CHF.7.949 | CHF.858.44 |
| 1080 + | CHF.7.749 | CHF.836.89 |
*Richtpreis
- RS Best.-Nr.:
- 230-8425
- Herst. Teile-Nr.:
- AS4C32M16SB-7TCN
- Marke:
- Alliance Memory
Technische Daten
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Produktdetails
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Alle auswählen | Eigenschaft | Wert |
|---|---|---|
| Marke | Alliance Memory | |
| Produkt Typ | SDRAM | |
| Speicher Größe | 512MB | |
| Organisation | 32M x 16 Bit | |
| Datenbus-Breite | 16bit | |
| Adressbusbreite | 13bit | |
| Anzahl der Bits pro Wort | 16 | |
| Taktfrequenz max. | 166MHz | |
| Zugriffszeit max. | 5.4ns | |
| Anzahl der Wörter | 8K | |
| Montageart | Oberfläche | |
| Gehäusegröße | TSOP | |
| Pinanzahl | 54 | |
| Betriebstemperatur min. | 0°C | |
| Maximale Betriebstemperatur | 70°C | |
| Breite | 10.29 mm | |
| Länge | 22.35mm | |
| Höhe | 1.2mm | |
| Normen/Zulassungen | No | |
| Minimale Versorgungsspannung | 3V | |
| Maximale Versorgungsspannung | 3.6V | |
| Automobilstandard | Nein | |
| Alle auswählen | ||
|---|---|---|
Marke Alliance Memory | ||
Produkt Typ SDRAM | ||
Speicher Größe 512MB | ||
Organisation 32M x 16 Bit | ||
Datenbus-Breite 16bit | ||
Adressbusbreite 13bit | ||
Anzahl der Bits pro Wort 16 | ||
Taktfrequenz max. 166MHz | ||
Zugriffszeit max. 5.4ns | ||
Anzahl der Wörter 8K | ||
Montageart Oberfläche | ||
Gehäusegröße TSOP | ||
Pinanzahl 54 | ||
Betriebstemperatur min. 0°C | ||
Maximale Betriebstemperatur 70°C | ||
Breite 10.29 mm | ||
Länge 22.35mm | ||
Höhe 1.2mm | ||
Normen/Zulassungen No | ||
Minimale Versorgungsspannung 3V | ||
Maximale Versorgungsspannung 3.6V | ||
Automobilstandard Nein | ||
Der Alliance Memory 512 Mb SDRAM ist ein synchroner Hochgeschwindigkeits-CMOS-DRAM mit 512 Mbit/s. Er ist intern als 4 Bänke mit 8M Word x 16 DRAM mit synchroner Schnittstelle konfiguriert (alle Signale werden an der positiven Flanke des Taktsignals CLK registriert). Lese- und Schreibzugriffe auf den SDRAM sind Burst-orientiert; Die Zugriffe beginnen an einem ausgewählten Ort und fahren für eine programmierte Anzahl von Orten in einer programmierten Reihenfolge fort. Die Zugriffe beginnen mit der Registrierung eines Bank-Activate-Befehls, dem dann ein Lese- oder Schreibbefehl folgt.
Automatische Aktualisierung und Selbstaktualisierung
8192 Aktualisierungszyklen/64 ms
CKE-Abschaltmodus
Einfaches Netzteil mit +3,3 V ±0,3 V.
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