Alliance Memory SDRAM 128 MB 8M x 16 Bit Oberfläche 16 Bits/Wort 16 bit 5.4 ns TSOP 54-Pin
- RS Best.-Nr.:
- 230-8444
- Distrelec-Artikelnummer:
- 304-31-282
- Herst. Teile-Nr.:
- AS4C8M16SA-7TCNTR
- Marke:
- Alliance Memory
Abbildung stellvertretend für Produktreihe
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|---|---|---|
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| 100 - 248 | CHF.2.583 | CHF.5.16 |
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- 230-8444
- Distrelec-Artikelnummer:
- 304-31-282
- Herst. Teile-Nr.:
- AS4C8M16SA-7TCNTR
- Marke:
- Alliance Memory
Technische Daten
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Produktdetails
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Alle auswählen | Eigenschaft | Wert |
|---|---|---|
| Marke | Alliance Memory | |
| Speicher Größe | 128MB | |
| Produkt Typ | SDRAM | |
| Organisation | 8M x 16 Bit | |
| Datenbus-Breite | 16bit | |
| Adressbusbreite | 121bit | |
| Taktfrequenz max. | 166MHz | |
| Anzahl der Bits pro Wort | 16 | |
| Zugriffszeit max. | 5.4ns | |
| Anzahl der Wörter | 2M | |
| Montageart | Oberfläche | |
| Gehäusegröße | TSOP | |
| Pinanzahl | 54 | |
| Betriebstemperatur min. | 0°C | |
| Maximale Betriebstemperatur | 70°C | |
| Serie | AS4C8M16SA | |
| Normen/Zulassungen | No | |
| Höhe | 1.2mm | |
| Länge | 22.35mm | |
| Breite | 8.1 mm | |
| Minimale Versorgungsspannung | 3V | |
| Maximale Versorgungsspannung | 3.6V | |
| Automobilstandard | Nein | |
| Alle auswählen | ||
|---|---|---|
Marke Alliance Memory | ||
Speicher Größe 128MB | ||
Produkt Typ SDRAM | ||
Organisation 8M x 16 Bit | ||
Datenbus-Breite 16bit | ||
Adressbusbreite 121bit | ||
Taktfrequenz max. 166MHz | ||
Anzahl der Bits pro Wort 16 | ||
Zugriffszeit max. 5.4ns | ||
Anzahl der Wörter 2M | ||
Montageart Oberfläche | ||
Gehäusegröße TSOP | ||
Pinanzahl 54 | ||
Betriebstemperatur min. 0°C | ||
Maximale Betriebstemperatur 70°C | ||
Serie AS4C8M16SA | ||
Normen/Zulassungen No | ||
Höhe 1.2mm | ||
Länge 22.35mm | ||
Breite 8.1 mm | ||
Minimale Versorgungsspannung 3V | ||
Maximale Versorgungsspannung 3.6V | ||
Automobilstandard Nein | ||
Der Alliance Memory 128 Mb SDRAM ist ein synchroner Hochgeschwindigkeits-CMOS-DRAM mit 128 Mbit/s. Er ist intern als 4 Bänke mit 2M Word x 16 DRAM mit synchroner Schnittstelle konfiguriert (alle Signale werden an der positiven Flanke des Taktsignals CLK registriert). Lese- und Schreibzugriffe auf den SDRAM sind Burst-orientiert; Die Zugriffe beginnen an einem ausgewählten Ort und fahren für eine programmierte Anzahl von Orten in einer programmierten Reihenfolge fort. Die Zugriffe beginnen mit der Registrierung eines Bank Active-Befehls, dem dann ein Lese- oder Schreibbefehl folgt.
Automatische Aktualisierung und Selbstaktualisierung
4096 Aktualisierungszyklen/64 ms
CKE-Abschaltmodus
Einfaches +3,3-V-D2,3-V-Netzteil
Schnittstelle: LVTTL
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