Winbond SDRAM 2 GB 256M x 8 bit Oberfläche 8 Bits/Wort 16 bit 0.4 ns WBGA 84-Pin
- RS Best.-Nr.:
- 188-2584
- Herst. Teile-Nr.:
- W972GG6KB25I
- Marke:
- Winbond
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- RS Best.-Nr.:
- 188-2584
- Herst. Teile-Nr.:
- W972GG6KB25I
- Marke:
- Winbond
Technische Daten
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Produktdetails
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Alle auswählen | Eigenschaft | Wert |
|---|---|---|
| Marke | Winbond | |
| Produkt Typ | SDRAM | |
| Speicher Größe | 2 GB | |
| Organisation | 256M x 8 bit | |
| Montageart | Oberfläche | |
| Anzahl der Bits pro Wort | 8 | |
| Datenbus-Breite | 16 bit | |
| Zugriffszeit max. | 0.4 ns | |
| Gehäusegröße | WBGA | |
| Pinanzahl | 84 | |
| Adressbusbreite | 17 bit | |
| Automobilstandard | Nein | |
| Höhe | 600 μm | |
| Länge | 12.6 mm | |
| Taktfrequenz max. | 533 MHz | |
| Maximale Betriebstemperatur | 95 °C | |
| Maximale Versorgungsspannung | 1.9 V | |
| Betriebstemperatur min. | -40 °C | |
| Minimale Versorgungsspannung | 1.7 V | |
| Anzahl der Wörter | 256M | |
| Serie | W972GG6KB | |
| Normen/Zulassungen | RoHS | |
| Versorgungsstrom | 280 mA | |
| Breite | 8.1 mm | |
| Alle auswählen | ||
|---|---|---|
Marke Winbond | ||
Produkt Typ SDRAM | ||
Speicher Größe 2 GB | ||
Organisation 256M x 8 bit | ||
Montageart Oberfläche | ||
Anzahl der Bits pro Wort 8 | ||
Datenbus-Breite 16 bit | ||
Zugriffszeit max. 0.4 ns | ||
Gehäusegröße WBGA | ||
Pinanzahl 84 | ||
Adressbusbreite 17 bit | ||
Automobilstandard Nein | ||
Höhe 600 μm | ||
Länge 12.6 mm | ||
Taktfrequenz max. 533 MHz | ||
Maximale Betriebstemperatur 95 °C | ||
Maximale Versorgungsspannung 1.9 V | ||
Betriebstemperatur min. -40 °C | ||
Minimale Versorgungsspannung 1.7 V | ||
Anzahl der Wörter 256M | ||
Serie W972GG6KB | ||
Normen/Zulassungen RoHS | ||
Versorgungsstrom 280 mA | ||
Breite 8.1 mm | ||
The W972GG6KB is a 2G bits DDR2 SDRAM, and speed involving -18, -25/25I, and -3/-3I.
Double Data Rate architecture: two data transfers per clock cycle
CAS Latency: 3, 4, 5, 6 and 7
Burst Length: 4 and 8
Bi-directional, differential data strobes (DQS and /DQS ) are transmitted / received with data
Edge-aligned with Read data and center-aligned with Write data
DLL aligns DQ and DQS transitions with clock
Differential clock inputs (CLK and /CLK)
Data masks (DM) for write data
Commands entered on each positive CLK edge, data and data mask are referenced to both edges of /DQS
Posted /CAS programmable additive latency supported to make command and data bus efficiency
Read Latency = Additive Latency plus CAS Latency (RL = AL + CL)
Off-Chip-Driver impedance adjustment (OCD) and On-Die-Termination (ODT) for better signal quality
Auto-precharge operation for read and write bursts
Auto Refresh and Self Refresh modes
Precharged Power Down and Active Power Down
Write Data Mask
Write Latency = Read Latency - 1 (WL = RL - 1)
Interface: SSTL_18
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